arithmetic combinator

산술 조합기(Arithmetic Combinator)는 회로망 신호를 수학 연산하여 새로운 신호를 출력하는 회로망 건물이다.
좌·우 피연산자로 단일 신호나 상수 값을 선택할 수 있으며 최대 하나의 피연산자로는 each 가상 신호를 사용할 수 있다.
입력선으로 선택한 각 신호의 값은 선택에 따라 합산되어 피연산자로 사용된다.

둘 다 each 가 아닌 경우 출력은 단일 신호여야 하며, 선택한 왼쪽/오른쪽 신호 값에 연산을 적용해 지정한 단일 신호로 결과를 보낸다.
한쪽 피연산자가 each 인 경우 출력은 단일 신호 또는 _each_가 될 수 있다.
출력이 each 면 각 입력 신호마다 다른 피연산자와 개별적으로 연산을 수행하고 동일한 신호 이름으로 각각 결과를 출력한다.
출력이 단일 신호면 모든 입력 신호에 대해 개별적으로 연산을 수행한 뒤 그 결과들을 합산하여 지정한 단일 신호로 보낸다.

사용 가능한 연산에는 덧셈, 뺄셈, 곱셈, 나눗셈(절단된 정수 결과), 나머지(%) 및 비트 시프트 등이 있다.
나눗셈은 소수점 이하를 버리는 방식으로 계산되며, 음수와 양수의 조합에 대해 절단 규칙이 적용된다(예: 21/10 = 2, −19/10 = −1). 나머지 연산은 나눗셈의 나머지로 정의되며, 왼쪽 피연산자를 부호 반전하면 결과 부호가 반전되지만 오른쪽 피연산자를 부호 반전해도 결과는 변하지 않는다.
비트 시프트는 이진 표현을 이동시키는 산술 시프트로, 오른쪽 시프트 시 부호 비트를 보존한다(양수는 0 삽입, 음수는 1 삽입).

• 입력선을 양쪽 모두 선택하면 동일한 신호명을 가진 입력 값이 합산되어 피연산자로 들어간다.
• each 출력은 여러 신호에 동일한 연산을 병렬 적용할 때 유용하다; 단일 출력은 여러 결과를 합쳐야 할 때 유용하다.
• 나눗셈과 나머지, 비트 시프트의 성질을 이용하면 숫자 분해(예: 자리수 추출)나 조건 분기, 플래그 생성 같은 복합 논리를 구성할 수 있다.
• 연산 결과가 정수형으로 처리되는 점을 염두에 두고 설계하면 정확한 기대 동작을 얻을 수 있다.